當(dāng)今飛速發(fā)展的電子設(shè)計(jì)領(lǐng)域，高速化和小型化已經(jīng)成為一種趨勢(shì)，如何在縮小電子系統(tǒng)體積的同時(shí)，保持并提高系統(tǒng)的速度與性能成為擺在設(shè)計(jì)者面前的一個(gè)重要課題。EDA技術(shù)已經(jīng)研發(fā)出一整套高速PCB和電路板級(jí)系統(tǒng)的設(shè)計(jì)分析工具和方法學(xué)，這些技術(shù)涵蓋高速電路設(shè)計(jì)分析的方方面面：靜態(tài)時(shí)序分析、信號(hào)完整性分析、EMI/EMC設(shè)計(jì)、地彈反射分析、功率分析以及高速布線器。同時(shí)還包括信號(hào)完整性驗(yàn)證和Sign-Off，設(shè)計(jì)空間探測(cè)、互聯(lián)規(guī)劃、電氣規(guī)則約束的互聯(lián)綜合，以及專家系統(tǒng)等技術(shù)方法的提出也為高效率更好地解決信號(hào)完整性問(wèn)題提供了可能。這里將討論分析信號(hào)完整性問(wèn)題中的信號(hào)串?dāng)_及其控制的方法。
　　串?dāng)_信號(hào)產(chǎn)生的機(jī)理
　　串?dāng)_是指一個(gè)信號(hào)在傳輸通道上傳輸時(shí)，因電磁耦合而對(duì)相鄰的傳輸線產(chǎn)生不期望的影響，在被干擾信號(hào)表現(xiàn)為被注入了一定的耦合電壓和耦合電流。過(guò)大的串?dāng)_可能引起電路的誤觸發(fā)，導(dǎo)致系統(tǒng)無(wú)法正常工作。如圖1的電路，AB之間的門電路稱為干擾源網(wǎng)絡(luò)(Aggressor Line)，CD之間的門電路稱為被干擾源網(wǎng)絡(luò)(Victim Line)。只要干擾源一改變狀態(tài)，我們就可以觀察到受害源處的脈沖串?dāng)_。
　　信號(hào)在傳輸通道上傳輸對(duì)相鄰的傳輸線上引起兩類不同的噪聲信號(hào)：容性耦合信號(hào)與感性耦合信號(hào)。容性耦合是由于干擾源(Aggressor)上的電壓(Vs)變化在被干擾對(duì)象(Victim)上引起感應(yīng)電流(i)通過(guò)互容Cm而導(dǎo)致的電磁干擾，而感性耦合則是由于干擾源上的電流(Is)變化產(chǎn)生的磁場(chǎng)在被干擾對(duì)象上引起感應(yīng)電壓(V)通過(guò)互感(Lm)而導(dǎo)致的電磁干擾。
　　串?dāng)_的幾個(gè)重要特性分析
　　a 電流流向?qū)Υ當(dāng)_的影響
　　串?dāng)_是具有方向的，其波形是電流方向的函數(shù)，這里我們來(lái)看兩種情況下的信號(hào)仿真。第一種情況是干擾源線網(wǎng)與被干擾對(duì)象線網(wǎng)的電流流向相同，第二種情況是干擾源線網(wǎng)與被干擾對(duì)象線網(wǎng)的電流流向相反(即位于B點(diǎn)的為驅(qū)動(dòng)源，而位于A點(diǎn)的為負(fù)載)。AB和CD線網(wǎng)都加入20MHz的信號(hào)，表1給出了遠(yuǎn)端D點(diǎn)的串?dāng)_峰值。
　　由仿真結(jié)果可知，電流流向?yàn)榉聪驎r(shí)的遠(yuǎn)端串?dāng)_峰值(357.6mm)要大于電流流向?yàn)橥驎r(shí)的遠(yuǎn)端口串?dāng)_峰值(260.5)。當(dāng)干擾源的電流流向改變后，被干擾源的串?dāng)_極性也改變了。這說(shuō)明串?dāng)_的大小和極性與相應(yīng)干擾源上信號(hào)的電流流向有關(guān)的。
　　b 信號(hào)源頻率與邊緣翻轉(zhuǎn)速率
　　干擾源信號(hào)頻率越高，被干擾對(duì)象上的串?dāng)_幅值越大。
　　另外，分析另一項(xiàng)對(duì)串?dāng)_影響極大的因素，它就是信號(hào)的邊緣翻轉(zhuǎn)速率，在數(shù)字電路中，除了信號(hào)頻率對(duì)串?dāng)_有較大影響外，信號(hào)的邊緣翻轉(zhuǎn)速率(上升沿和下降沿)對(duì)串?dāng)_的影響更大，邊沿變化越快，串?dāng)_越大。由于在現(xiàn)代高速數(shù)字電路的設(shè)計(jì)中，具有較大的邊緣翻轉(zhuǎn)速率的器件的應(yīng)用越來(lái)越廣泛，因此對(duì)于這類器件，即使其信號(hào)頻率不高，在布線時(shí)也應(yīng)認(rèn)真對(duì)待以防止過(guò)大的串?dāng)_產(chǎn)生。
　　串?dāng)_電壓的大小與兩線的間距成反比，而與兩線的平行長(zhǎng)度成正比，但卻不是完全的倍數(shù)關(guān)系。當(dāng)布線空間較小或布線密度較大時(shí)，在實(shí)際高速電路中進(jìn)行布線時(shí)，為防止高頻信號(hào)線對(duì)與其相鄰的信號(hào)線的串?dāng)_可能會(huì)導(dǎo)致門級(jí)的誤觸發(fā)，在布線資源允許的條件下，應(yīng)近可能地拉開線間距(差分線除外)并減小兩根或多根信號(hào)線的平行長(zhǎng)度，必要時(shí)可采用固定最大平行長(zhǎng)度推擠的布線方式(也稱jog式走線)，這樣既可以節(jié)省緊張的布線資源，又可以有效地抑制串?dāng)_。
　　c 地平面對(duì)串?dāng)_的影響
　　多層 PCB板一般都包括若干個(gè)信號(hào)層和若干個(gè)電源層，多個(gè)信號(hào)層和電源層是通過(guò)疊放順序來(lái)構(gòu)成標(biāo)準(zhǔn)的微帶傳輸線和帶狀傳輸線。與微帶傳輸線和帶狀傳輸線相鄰的一般都有一個(gè)電源平面，相應(yīng)信號(hào)層與電源層之間是用電介質(zhì)填充的。這個(gè)電介質(zhì)層的厚度是影響傳輸線特性阻抗的重要因素，當(dāng)它變厚時(shí)，傳輸線特性阻抗變大，當(dāng)它變薄時(shí)，傳輸線特性阻抗變小。
　　傳輸線與地平面之間的電介質(zhì)層的厚度對(duì)串?dāng)_的影響很大，對(duì)于同一布線結(jié)構(gòu)，當(dāng)電介質(zhì)層的厚度增大一倍時(shí)，串?dāng)_明顯加大。同時(shí)，對(duì)于同樣的電介質(zhì)層厚度，帶狀傳輸線的串?dāng)_要小于微帶傳輸線的串?dāng)_，由此可知，地平面對(duì)不同結(jié)構(gòu)的傳輸線的影響也是不同的。因此在高速PCB布線時(shí)，使用帶狀傳輸線比使用微帶傳獲得更好的串?dāng)_抑制效果。
　　串?dāng)_的控制
　　要消除串?dāng)_是不可能的，我們只能將串?dāng)_控制在可以容忍的范圍內(nèi)。因此我們?cè)谶M(jìn)行PCB設(shè)計(jì)時(shí)可以采取下列辦法：
　?、偃绻季€空間允許的話，增加線與線之間的間距；②計(jì)疊層時(shí)，在滿足阻抗要求的條件下，減少信號(hào)層與地層之間的高度；③把關(guān)鍵的高速信號(hào)設(shè)計(jì)成差分線對(duì)，如高速系統(tǒng)時(shí)鐘；④如果兩個(gè)信號(hào)層是鄰近的，布線時(shí)按正交方向進(jìn)行布線，以減少層與層之間的耦合；⑤將高速信號(hào)線設(shè)計(jì)成帶狀線或嵌入式微帶線；⑥走線時(shí)，減少并行線長(zhǎng)度，可以以jog方式布線；⑦在滿足系統(tǒng)設(shè)計(jì)要求的情況下，盡量使用低速器件。